控制器上的CLK代表时钟信号,它是一种与运行无关的固定周期信号。
时钟信号是时序逻辑的基础,负责决定逻辑单元中的状态何时更新。
时钟边沿触发信号意味着所有的状态变化都发生在时钟边沿到来时刻。
在边沿触发机制中,只有上升沿或下降沿才是有效信号,才能控制逻辑单元状态量的改变。至于到底是上升沿还是下降沿作为有效触发信号,则取决于逻辑设计。
同步是时钟控制系统中的主要制约条件,它指的是在有效信号沿发生时刻,希望写入单元的数据也有效。数据有效是指数据量比较稳定(不发生改变),并且只有当输入发生变化时数值才会发生变化。由于组合电路无法实现反馈,所以只要输入量不发生变化,输出最后最终会是一个稳定有效的量。
百度百科进一步解释了时钟信号的影响条件。